HIRUDINA Księgarnia/Antykwariat - Na allegro od 2005

Odbiór książek na ul. Bednorza 14 w Katowicach

Od poniedziałku do piątku od 7.00 do 14.00

kontakt@hirudina.pl

tel. 323520448

kom. 513188833

WYSYŁKA DZISIAJ!  ZAMÓW DO GODZ. 13.00 WYŚLEMY JESZCZE DZIŚ dot. dni roboczych

KOMPUTEROWO WSPOMAGANE PROJEKTOWANIE SYSTEMÓW MIKROELEKTRONICZNYCH 

Część II

Lech Znamirowski, Adam Ziębinski, Mirosław Skrzewski, Ryszard Pawłowski, Sylwester Warecki 

POLECAMY TOM I: 

KOMPUTEROWO WSPOMAGANE PROJEKTOWANIE SYSTEMÓW MIKROELEKTRONICZNYCH 

Stan książki: NOWA

Wydawnictwo Politechniki Śląskiej 

Stron: 298

Format: B5 

Nakład: 450 egz.

Wydział: Informatyka 

Oferta z dnia: 24 lutego

CHCESZ PRZED ZAKUPEM ZAPOZNAĆ SIĘ Z OFEROWANĄ KSIĄŻKĄ NAPISZ DO NAS MAILA, A OTRZYMASZ DARMOWY FRAGMENT!!!

Z okładki:

Tematyka książki, na którą składa się osiem rozdziałów, mogących stanowić instrukcje do ćwiczeń laboratoryjnych, została tak dobrana, aby przedstawić fazy komputerowego wspomagania projektowania, przygotowania dokumentacji projektowej, a także testowania systemu elektronicznego na poziomach opisu, przygotowania i realizacji testów urządzeniowych i projektowania obwodów drukowanych. Ilustruje ona również zagadnienia integracji systemów CAD (Computer-Aided Design).

Konieczny był wybór narzędzi programowych, chodziło bowiem o to, aby w czasie zajęć laboratoryjnych, których standardowy moduł czasowy hirudina wynosi cztery godziny, stosowane narzędzia były na tyle proste, by umożliwiały zakończenie danego projektu generacją dokumentacji, włączając w to odpowiednie pliki transferowe pozwalające na dalsze jego przetwarzanie lub wprost wykorzystywane jako dane dla procesu technologicznego realizującego projekt. 

Słowa kluczowe:

• ASIC (Application-SpecijicIntegrated Circuits)

• biblioteki struktur ASIC

• CAD (Computer-Aided Design)

• CAE (Computer-Aided Engineering)

• FPAA (Field Programmable Analog Array)

• komputerowe wspomaganie projektowania

• makromodele

• modele przyrządów półprzewodnikowych MOS

• multiprojekty

• SPICE (Simulation Program with Integrated Circuit Emphasis)

• symulatory logiczne

• symulatory układowe

• układy scalone dużej skali integracji

• VLSI (Very Large Scate Integration)

Spis treści:

PRZEDMOWA. 9 

1. TESTOWANIE PROTOTYPÓW UKŁADÓW TYPU ASIC. 11 

1.1. Cel ćwiczenia. 11 

1.2. Wprowadzenie 11 

1.2.1. Testowalność układów VLSI 11 

1.2.2. Modele uszkodzeń 13 

1.2.3. Standard generowania testów IEEE Std 1149.1. 17 

1.3. Opis stanowiska laboratoryjnego . 19 

1.3.1. Koncepcja rozwiązania systemu testującego ST55 . 19 

1.3.2. Konstrukcja modułu sprzętowego. 20 

1.3.3. Program obsługi modułu transmisji 23 

1.3.4. Opis programu TESTER55. 26 

1.3.5. Analizator stanów logicznych . 32 

1.3.6. Oscyloskop 33 

1.4. Program ćwiczenia . 33 

1.4.1. Struktura testowa PROJECT5 . 33 

1.4.2. Program testów 34 

1.5. Literatura . 43 

2. UNIWERSALNY SYSTEM TESTOWANIA CAT.45 

2.1. Cel ćwiczenia.45 

2.2. Wprowadzenie45 

2.3. Interfejs CAMAC 111 .46 

2.4. Program CAMAC47 

2.4.1. Korzystanie z programu.47 

2.4.2. Przykłady sekwencji rozkazów CAMAC dla podprogramów obsługi bloków CAMAC.48 

2.5. Biblioteka funkcji CAMAC C1.0.51 

2.5.1. Funkcja CDREG - deklaracja adresu CAMAC.52 

2.5.2. Funkcja CFSA - generacja kodu operacji CAMAC 52 

2.5.3. Funkcja CSSA - generacja kodu operacji CAMAC 53 

2.5.4. Funkcja CCINIT - inicjalizacja kaset CAMAC.53 

2.5.5. Funkcja CCCZ - generacja sygnału Z na magistrali53 

2.5.6. Funkcja CCCC - generacja sygnału C na magistrali54 

2.5.7. Funkcja CCCI - ustawianie/kasowanie sygnału INHIBIT.57 

2.5.8. Funkcja CTCI - testowanie sygnału INHIBIT57 

2.5.9. Lista błędów wykonania programu CAMAC 57 

2.6. Program ćwiczenia laboratoryjnego .58 

2.7. Literatura.59 

3. DOKUMENTACJA PROJEKTOWA SYSTEMU CYFROWEGO W SYSTEMIE CAD61 

3.1. Cel ćwiczenia.61 

3.2. Wprowadzenie61 

3.2.1. Zasady tworzenia dokumentacji technicznej.61 

3.2.2. Metody generacji dokumentacji 64 

3.3. Opis stanowiska laboratoryjnego .65 

3.3.1. Charakterystyka pakietu OrCAD SDT65 

3.3.2. Konfiguracja programu DRAFT66 

3.3.3. Sterowanie pracą programu DRAFT.67 

3.3.4. Polecenia zmiany warunków pracy68 

3.3.5. Podstawowe polecenia programu .70 

3.3.6. Polecenia pomocnicze77 

3.3.7. Polecenia wyprowadzania wyników81 

3.3.8. Programy wspomagające 83 

3.3.9. Programy obsługi bibliotek elementów87 

3.4. Program ćwiczenia .93 

3.5. Literatura .94 

4. WERYFIKACJA PROJEKTÓW UKŁADÓW PLD95 

4.1. Cel ćwiczenia.95 

4.2. Wprowadzenie95 

4.2.1. Weryfikacja projektu.95 

4.2.2. Metody weryfikacji .96 

4.3. Symulacja układów logicznych 97 

4.3.1. Poziomy symulacji i ich właściwości.97 

4.3.2. Ograniczenia możliwości symulatorów98 

4.3.3. Rodzaje symulacji. 101 

4.3.4. Obszary zastosowań symulacji 102 

4.4. Charakterystyka układów logicznych PLD 103 

4.4.1. Struktura elementów PLD 103 

4.4.2. Struktura wewnętrzna i programowanie elementów PLD 107 

4.5. Charakterystyka symulatora OrCAD VST 108 

4.5.1. Przygotowanie danych wejściowych 109 

4.5.2. Organizacja bibliotek i budowa modeli. 109 

4.5.3. Wprowadzanie hirudina danych i komunikacja z użytkownikiem.114 

4.6. Symulacja układów z elementami PLD 120 

4.6.1. Zasady projektowania układów w oparciu o elementy PLD 120 

4.6.2. Funkcje pakietu wspomagania projektowania. 120 

4.6.3. Organizacja oprogramowania PLDLab wspomagającego uruchamianie i badanie elementów i układów z elementami PLD . 121 

4.6.4. Przykład korzystania z programu PLDLab 124 

4.7. Program ćwiczenia 132 

4.8. Literatura 132 

5. KOMPUTEROWE WSPOMAGANIE KREŚLENIA OBRAZU MOZAIKI OBWODÓW PCB. 133 

5.1. Cel ćwiczenia 133 

5.2. Wprowadzenie. 133 

5.3. Opis stanowiska laboratoryjnego 150 

5.3.1. Charakterystyka programu kreślenia obrazu mozaiki 150 

5.3.2. Edycja i autoruting. 151 

5.3.3. Komunikaty programu. 160 

5.3.4. Przykład. 162 

5.4. Program ćwiczenia 165 

5.5. Literatura 168 

6. REPROGRAMOWALNE UKŁADY FPGA 171 

6.1. Cel ćwiczenia 171 

6.2. Opis stanowiska laboratoryjnego 171 

6.2.1. Menedżer projektów 171 

6.2.2. Edytor schematów . 174 

6.2.3. Edytor opisu w HDL . 179 

6.2.4. Edytor diagramu stanów . 182 

6.2.5. Symulator logiczny. 184 

6.2.6. Menedżer bibliotek. 193 

6.2.7. Edytor symboli. 195 

6.2.8. Implementacja i programowanie układu 196 

6.3. Program ćwiczenia 199 

6.4. Literatura 199 

7. INTEGRACJA SYSTEMÓW CAD/CAE201 

7.1. Cel ćwiczenia201 

7.2. Wprowadzenie.201 

7.3. Bajtowe formaty opisu rysunku.204 

7.3.1. Format pliku rysunkowego pakietu OrCAD SDT 204 

7.4. Tekstowe formaty opisu rysunku212 

7.4.1. Format CIF .212 

7.4.2. Format DXF.212 

7.4.3. Format EDIF212 

7.5. Pliki przykładowe.215 

7.5.1. Format pakietu OrCAD215 

7.5.2. Format CIF.219 

7.5.3. Format DXF.219 

7.5.4. Format LUCIE.222 

7.5.5. Format HP-GL.222 

7.5.6. Format IGES 222 

7.5.7. Format GERBER223 

7.6. Translacja formatów224 

7.6.1. Translatory dxf2cif i cif2dxf formatów DXF i CIF .224 

7.6.2. Program translacji NETLIST.226 

7.6.3. Program GRAPHCON konwersji formatów226 

7.6.4. Translacja formatów związanych z programem AutoCAD.227 

7.6.5. Translacja formatów CIF i GDSII228 

7.6.6. Translacja formatów CIF i LUCIE230 

7.6.7. Integracja bibliotek modeli symulacyjnych.231 

7.7. Opis stanowiska laboratoryjnego 233 

7.8. Program ćwiczenia 234 

7.9. Literatura 235 

8. DODATEK - Moduły systemu CAT.237 

8.1. Zadania systemu237 

8.2. Elementy 237 

8.3. Struktury systemu.238 

8.4. Magistrala kasety . . .240 

8.5. Sygnały magistrali dla operacji rozkazowych 242 

8.5.1. Numer stanowiska N243 

8.5.2. Adres wewnętrzny (A8, A4, A2, Al) .243 

8.5.3. Kod operacji (F16, F8, F4, F2, FI) 243 

8.5.4. Sygnały strobujące (SI i S2).246 

8.5.5. Dane .246 

8.6. Sygnały stanu246 

8.6.1. Sygnał zgłoszenia L247 

8.6.2. Sygnał zajętości magistrali B.251 

8.6.3. Sygnał odpowiedzi Q .251 

8.6.4. Sygnał przyjęcia rozkazu X251 

8.7. Sygnały wspólnego sterowania .252 

8.7.1. Sygnał zerowania Z 252 

8.7.2. Sygnał zakazu I.252 

8.7.3. Sygnał kasowania C252 

8.8. Zależności czasowe operacji na magistrali kasety253 

8.8.1. Operacje rozkazowe253 

8.8.2. Operacje bezadresowe.254 

8.8.3. Przedłużanie cyklu na magistrali.255 

8.9. Poziomy napięciowe sygnałów na magistrali.255 

8.10. Kody operacji.255 

8.11. Bloki systemu.256 

8.12. Generator/rejestr słowa 232A .256 

8.13. Blok ręcznego sterowania kasety 140 . 259 

8.14. Wskaźnik stanu magistrali 081 . 262 

8.15. Przetwornik analogowo-cyfrowy 712.264 

8.16. Bramka wejściowa 321A267 

8.17. Rejestr przerwań 303 269 

8.18. Konwerter kodu binarnego na kod BCD 610A.271 

8.19. Wskaźnik cyfrowy 080A271 

8.20. Zegar czasu rzeczywistego 732 273 

8.21. Wtórnik 712F.274 

8.22. Przetwornik analogowo-cyfrowy integracyjny 701 . 276 

8.23. Rejestr wyjściowy 360A 280 

8.24. Konwerter cyfrowo-analogowy 717F.280 

8.25. Licznik nastawny 420A.286 

8.26. Opis przykładowego uruchomieniowego stanowiska laboratoryjnego 288 

8.26.1. Konfiguracja stanowiska. 288 

8.26.2. Struktura logiczna stanowiska . 289 

8.26.3. Tablice zadajników sygnałów 289 

8.27. Literatura 293 

SKOROWIDZ 295